EMC設(shè)計準則匯總
發(fā)布日期:2024-12-02
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一 前言
在日益數(shù)字化的時代，電子設(shè)備的設(shè)計已成為現(xiàn)代生活中不可或缺的一部分。但隨之而來的是電磁兼容性（EMC）問題的日益凸顯。EMC設(shè)計準則的制定和遵循對于確保設(shè)備在各種環(huán)境中穩(wěn)定運行并且不會干擾其他設(shè)備至關(guān)重要。在本文中，我們將探討一系列關(guān)鍵的EMC設(shè)計準則，幫助工程師們更好地理解并應(yīng)用這些準則，以提高其設(shè)計的可靠性和穩(wěn)定性。
二 EMC準則 #1—保持參考平面的完整性，避免切割
在設(shè)計電路板時，務(wù)必確保保持返回信號參考平面（如GND、電源平面）的完整性，避免與信號路徑進行切割。這樣的切割可能導致不必要的大電流環(huán)路，因為電流無法直接在正向電流下方流動，從而可能引發(fā)高輻射發(fā)射值。參考平面的完整性對于EMC性能至關(guān)重要。下圖展示了完整參考平面的電流回路（實線）和參考平面分割后的電流回路（虛線）。
三 EMC準則 #2—注意電流返回路徑
在PCB設(shè)計的畫板階段，始終要密切關(guān)注關(guān)鍵信號的電流返回路徑。要盡量減少大電流電路和敏感電路的電流返回路徑面積，以減少不必要的噪聲耦合。此外，盡量減小高頻信號正向和回流之間的環(huán)路面積可以有效減少EMI和EMS問題的發(fā)生。
四 EMC準則 #3——去耦電容的寄生電感盡量小
去耦電容是設(shè)計中的關(guān)鍵因素之一。根據(jù)PCB的層數(shù)和堆疊方式，可以分為局部去耦（如下圖左）和全局解耦（如下圖右）兩種情況。
去耦的好壞取決于PCB的層數(shù)和堆疊方式。
【雙層和單層PCB】：對于單層或雙層PCB設(shè)計，請將去耦電容盡可能靠近PCB每個芯片的每個電源引腳。
【多層PCB】：對于緊密相鄰的GND和電源平面（<0.25mm，<10mils）的多層PCB設(shè)計，去耦電容的位置不像單層或雙層設(shè)計那么關(guān)鍵，因為緊密相鄰平面對高頻（>1MHz）起到了有效的去耦作用。然而，比去耦電容的位置更重要的是減少過孔寄生電感，簡單處理方式是多打過孔。
五 EMC準則 #4—控制數(shù)字信號上升和下降時間
盡量增加數(shù)字信號（尤其是時鐘信號）的上升和下降時間。較短的上升和下降時間意味著較大的信號帶寬，因此在數(shù)字信號中可能產(chǎn)生更多的高頻分量，這可能導致在傳輸線上產(chǎn)生輻射發(fā)射或反射問題。
【經(jīng)驗法則1】：在數(shù)字信號輸出附近添加一個串聯(lián)電阻（通常為33Ω）以減小上升和下降時間。
【經(jīng)驗法則2】：數(shù)字信號中的最高有效頻率fmax [Hz]不取決于基頻。而它取決于上升和下降時間：
其中，t10%-90% [秒] 是數(shù)字信號斜率從10%到90%的上升或下降時間。
【經(jīng)驗法則3】：長度超過λ/10 [米]的每個PCB走線都應(yīng)被視為噪聲有效的傳輸線。這意味著應(yīng)該使用控制阻抗Z0 [Ω]設(shè)計這樣的走線。換句話說：避免沿著PCB走線引起阻抗變化或不連續(xù)，因為這些變化或不連續(xù)可能導致反射或振鈴。反射和振鈴影響信號完整性，并導致電磁輻射增加。
續(xù)二
一 前言
電磁兼容（EMC）是確保電子設(shè)備在電磁環(huán)境中正確運行并減少對其他設(shè)備干擾的關(guān)鍵。以下是詳細的PCB（印刷電路板）設(shè)計指南，旨在優(yōu)化電磁兼容性。
二 EMC準則#5——盡量縮短時鐘走線長度
工程師應(yīng)該對時鐘信號走線布局保持敏感關(guān)注。電路設(shè)計時，時鐘線及其回流路徑應(yīng)盡可能短，以減少差模環(huán)路引起的輻射發(fā)射。
時鐘線路的布局應(yīng)當非常謹慎，時鐘關(guān)聯(lián)元器件應(yīng)靠近擺放，時鐘走線下層保持完整地平面或時鐘走線周圍做包地處理，確保其路徑和返回電流路徑最短化。
三 EMC準則#6——頂層和底層做鋪墊處理
在PCB的頂層和底層鋪接地平面，這有助于最小化輻射干擾，因為頂層和底層的接地區(qū)域能夠有效地屏蔽內(nèi)層信號，阻止輻射發(fā)射。同時，充分的參考地平面還有助于保持一個低阻抗的回流路徑。
非常關(guān)鍵的一點是，整個PCB鋪銅部分需要增加過孔，以避免銅孤島，這種情況下的輻射噪聲可能比沒有鋪銅時還要嚴重，每個孤立的地平面將小天線發(fā)射和接收噪聲。
那么地過孔間距是多少合適呢？其實過孔間的距離取決于PCB上的最高頻率fmax，從最高頻率延伸到波長λ。經(jīng)驗法則知道，高速信號走線小于λ/10時噪聲輻射問題將會大大減小，因此過孔距離應(yīng)小于最大頻率fmax波長λ的十分之一，通過PCB信號走線的正弦信號的波長λ可以根據(jù)下式計算：
其中，c 是光速，f正弦信號的頻率，εr‘ 是走線周圍材料的相對磁導率。
但如確定PCB板內(nèi)的最大 fmax呢？通常，板上的最高頻率 fmax可通過數(shù)字信號（包括時鐘信號）的上升時間得到，公式如下：
其中，t10%-90%數(shù)字信號斜率從10%上升至90%的上升或下降時間（取小值）。為了方便各位，下表顯示了高頻數(shù)字信號上升/下降時間、其相應(yīng)的最高頻率內(nèi)容 fmax 和 λ/10 ：
四 EMC準則#7— —高速信號電纜兩端接地
對高速信號（頻大于1Mhz）做屏蔽處理時，必須將高頻信號電纜屏蔽層的兩端用低阻抗的方式接地，建議屏蔽層與信號接口處GND使用360°搭接起來。
【理由1】：
當屏蔽層兩端接地時，它可以有效地提供一個閉環(huán)，這有助于抑制和分散由外部電磁場引起的噪聲，從而減少對信號線的干擾。
【理由2】：
高頻信號的回路面積越小，其輻射和感應(yīng)的磁場就越小，屏蔽效果越好。兩端接地有助于使屏蔽層更有效地作為回流路徑，這樣信號回流與噪聲電流在屏蔽層內(nèi)形成近距離對流，通過皮膚效應(yīng)相互隔離，減少了磁場干擾。
良好的高頻屏蔽線纜參考下圖：
五 EMC準則#8——接口信號引腳增加濾波和防護電路
由于要與外部交互，接口處信號的濾波非常重要，這有助于提高PCB的靜電放電（ESD）免疫力，減少輻射發(fā)射，并增強對輸入輸出（IO）線纜上耦合噪聲的抗干擾能力。建議每條進出PCB的信號或電源預(yù)留對地電容和TVS防護器位置，為后續(xù)測試做準備。電容和TVS都應(yīng)該靠近接口處放置。
下表是不同速率信號對應(yīng)的參考容值。
通過這些詳細的指南，設(shè)計工程師可以在設(shè)計PCB時采取更有效的電磁兼容性措施，從而提高產(chǎn)品的性能和可靠性。
六 總結(jié)
實施這些電磁兼容指南有助于電子設(shè)計工程師優(yōu)化PCB設(shè)計，減少輻射干擾，從而提高電子設(shè)備的整體性能和可靠性。這些實踐不僅有助于滿足嚴格的行業(yè)標準，還能確保我們的設(shè)備在各種電磁環(huán)境中都能穩(wěn)定運行。
聲明：
本文來源于韜略科技EMC ，作者Mr.Z，如有問題請聯(lián)系，謝謝
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